通信电源PSU在通讯设备中担任着很重要的角色，PSU问题将会导致整个通讯设备无法正常运作。常见的通信电源PSU拓扑有桥式、推挽以及正在兴起的非隔离IBB架构。所有这些应用场景都离不开驱动芯片。在驱动芯片的应用过程中，常见的两类问题是异常丢波现象以及输出通道的误脉冲，他们会随着芯片、系统设计上的差异而时常出现在我们的应用中，严重情况会导致MOS管甚至整个产品的损坏。本文主要从应用角度分析了问题的产生原因以及相应的设计解决方案，确保在设计过程中不会引入可能的风险。

1.驱动芯片在 PSU电源系统中的应用简介

(资料图片仅供参考)

在通讯设备中，系统的供电来源是由前级的PSU供电单元提供的。常见的通信PSU输出分为12V和48V，12V用于给板上数字部分供电，48V多用于给功放模块供电。通信PSU常用拓扑架构有推挽、半桥、全桥，不同的拓扑架构通常根据不同的应用场景以及供电需求决定。在通信电源的PA供电部分，IBB（inverting buck-boost）拓扑凭借其不需要隔离，小体积，低成本的优势越来越多的成为在48V PA供电场景的选择。TI的双通道隔离驱动器如 系列，其两个通道的偏压供电可以根据需求灵活配置，芯片内部抗干扰能力强，可以广泛应用于驱动各类拓扑架构中的MOS管。

Figure 1. 通信电源PSU的常见应用

2.驱动芯片异常丢波问题 通常隔离驱动芯片用于驱动桥式拓扑中的上下桥臂，或在管。

Figure 2. IBB典型应用拓扑

下面两张图分别是实际应用中遇到的以及在EVM板上复现的发波异常现象。其中CH1为输入侧的驱动波形，CH2为相应通道的驱动输出波形（VGS）。可以看到在两个案例中驱动的输出都出现了异常的输入信号存在但输出信号异常丢失的现象。该异常发波会导致PSU不正常工作，如果不及时断开负载，还会造成MOS管的损坏。

Figure 3. 实际应用中遇到的丢波现象

Figure 4. 在EVM板上通过特定条件复现的丢波现象

其中实际异常触发条件：48V/1000W系统，IBB拓扑，开关频率250kHz，驱动器每个通道驱动5个并联MOS管，栅极串阻2.2ohm。EVM板复现条件：14V/100A负载，通过反复接入断开负载可以复现问题。

2.1 针对异常丢波问题的原理分析

通过对信号进行分析，以上两种情景的一个共同条件是供电轨VDD都受到了不同程度的干扰，下图是实际问题的展开波形，可以看到CH4为VDD，在问题发生时接受到了比较大的干扰信号。

Figure 5. 异常丢波问题的展开波形

基于下面典型的驱动框图分析干扰的来源，如果在驱动的输出端（OUT）有较大信号波动或是噪声（该扰动可以是负载变化导致，也可能是开关引入的噪声），通过芯片内部上管的体二极管传播至VDD引脚。由于扰动是通过内部电路及寄生参数产生和传递，无法通过外部滤波电路滤除，所以即使调整外部滤波电容值，也没法很好的改善该异常现象。

VDD引脚上的干扰信号，进一步又会通过内部供电LDO的体二极管扰乱内部供电模块输出电压，或是干扰内部供电模块的逻辑电路，最终使内部电压跌落至芯片的UVLO，将特定通道的输出关断。在内部电压迅速恢复至UVLO以上后，芯片会延时大约50us后，恢复OUT引脚的正常输出。同理如果在VSS引脚上有大的干扰时，也会对内部电路造成类似影响。

Figure 6. 典型驱动芯片输出部分电路结构

2.2 如何从系统设计上优化异常丢波问题

要防止丢波问题的出现，需要保证VDD信号的稳定，减小电源噪声并减小耦合噪声的干扰，可从以下几个方面进行：1. 增大RG或增加串联磁珠；3.多管并联系统中注意系统设计。

解决干扰问题一个简单有效的方式就是增大RG，栅极串联电阻RG会影响栅极电路上的震荡以及耦合到芯片内部的干扰信号大小。下图是常见应用中的输出部分的等效模型，输入电容（图中Cgd+Cgs）和源级电感Ls（图中L4）之间会产生较大的谐振，增加合适的RG则有利于抑制震荡，同时使开关速度设定在合理的范围，保证系统高效工作。

Figure 7. 驱动电路简化等效模型

为了初步评估系统中存在的寄生电感Ls，我们在不接RG条件下测量震荡波形。由LC谐振公式：

，通过观察振铃的震荡频率可以得到：

。在选择RG上令系统处于临界阻尼到欠阻尼状态即可：

（另外需要再减去驱动和MOS管部分的电阻值）。实际测试过程中，可以从Q=1/2开始测试所选电阻值以及观察MOS管的开关速度以及震荡情况是否能够满足系统的设计需求，如果开关速度不够可以适当减小RG或是选择驱动电流能力更强的驱动器，如果震荡情况影响系统性能，则适当增加RG。下面是在问题系统中，适当增加RG后的测试结果，可以看到RG增大后，问题得到显著改善。

Figure 8. 实际应用电路中栅极电阻设置为2ohm的问题波形

Figure 9. 实际应用电路中栅极电阻增大为75ohm问题消失

对于实际应用系统，增大RG会带来系统的损耗以及开关速度的变慢，往往对于特定设计系统，RG期望的阻值会小于10ohm，因此该方案有很多限制。

除了增大RG，另一个行之有效的方案是在栅极串入磁珠，相较于电阻的方案磁珠在低频条件下阻值更低，在不影响驱动电流，不改变开关表现前提下又能够很好的抑制高频下的耦合噪声。

Figure 10. (a) 磁珠阻抗与频率的关系 (b) RG与磁珠在电路中的作用原理

在多管并联的布板设计中，应该尽可能保证每一个MOS管的栅极电阻都靠近各自的MOS管，而不是将各电阻集中并联，参考下图所示。左图所示布板方案可能会导致并联MOS管线路之间发生均流震荡，进而导致系统不稳定。

Figure 11. (a) 发生丢波问题的电路设计(b) 优化后正常发波的电路设计

3.驱动芯片输出引脚误脉冲现象 驱动芯片在应用过程中另一个常见的问题是，在没有输入信号的情况下，对应的输出通道出现异常脉冲的现象。该误脉冲可能会超过MOS管的开通阈值，造成不期望的MOS管误开通以及很严重的系统直通情况。下图是实际应用中遇到的误脉冲现象，CH2是驱动芯片LO，CH1是HO，起机过程中，输入信号控制LO进行开关动作，而在HO对应输入为低电平。理论上HO应该与输入信号一致为低，但从实验结果可以发现，在HO引脚看到了一定幅值的脉冲信号。

Figure 12. 起机过程中出现的误脉冲现象

起机过程中的误脉冲信号，会给PSU系统带来可靠性风险，严重情况下可能出现直通现象，损坏供电系统。

3.1 误脉冲现象成因分析

下面为驱动芯片典型的内部框图，在VDD-VSS之间的电压建立至内部UVLO阈值之前，芯片内部的Rclamp会起作用，将OUT下拉到地。在VDD-VSS之间电压上升至UVLO阈值以上后，芯片的输出完全由输出通道内部的上下管开关来决定：输入信号为高时输出上拉至VDD，输入信号为低时输出下拉到地，以此保证输出逻辑正确。通常误脉冲现象出现在VDD-VSS之间电压建立至UVLO之前。

Figure 13. 驱动芯片内部下拉电路典型框图

在VDD-VSS低于UVLO期间，芯片内部会产生相应的驱动信号，来开通Rclamp电路（为MOS管结构，Rclamp实际为MOS管导通电阻）。该驱动信号的产生会在VDD-VSS建立电压后，经过一定延时（大约几十微秒，随芯片不同而不同）产生，同时信号的产生到下拉电路的完全开通是需要一定的时间的，这两个因素导致了，当VDD-VSS之间电压上升过快时，内部驱动信号来不及将下拉电路打开，从而在起机期间芯片无法很好的实现下拉功能。这种情况下当输出引脚有耦合噪声的存在时，我们会在栅极路径上看到误脉冲。

3.2 误脉冲的预防与解决方案

因为误脉冲问题是由于内部下拉电路反应时间的差异化所导致，优化思路可以是将VDD-VSS建立过程放缓，或是在系统设计时注意给VDD-VSS提供一个预充电压，一个可靠的方案则是在电路中增加下拉电路，确保MOS管不会因为干扰误触发。

3.2.1 调整BOOT电压建立速度

VDD-VSS的电压建立过程是通过RBOOT，二极管，以及下管的导通状态给CBOOT电容充电来实现的。针对RBOOT和CBOOT进行数值调整，可以将电容充电到稳定的时间进行延长或缩短。下图分别展示了不同的RC配置下的VDD-VSS电压建立过程。

Figure 14. RBOOT=0hom CBOOT=10uF 设置下的起机BOOT波形

Figure 15. RBOOT=5hom CBOOT=10uF 设置下的起机BOOT波形

CH1为VDD-VSS电压建立波形，CH4为充电电流波形。可以看到，适当的RC取值，不仅能够减小VDD-VSS间的电流尖峰，还有助于将电压建立的斜率变缓，使内部下拉信号有充足的时间来响应。 由于市面上驱动芯片设计和针对应用场景不同，有的二极管集成在芯片内部，所以需要使用者在具体应用过程中，根据需要和所用芯片来调整RC取值，下面是一些RC选择上的建议：

● 电阻取值一般选择在1~20ohm，且需要满足

，其中Ipeak为所选择二极管的最大电流，V（diode）为二极管上的压降。

● 有时二极管部分集成在驱动芯片内部，此时可以根据具体情况调节CBOOT，CBOOT需要能够保证VDD-VSS上的电压能够在UVLO之上：

-因此要求BOOT电容上能承受最大电压为：

-开关周期内需要提供的电荷量：

-可以计算出BOOT电容的最小值为：

其中： VDD为驱动供电电压； V(diode)为二极管正向导通压降； VHBL为VDD-VSS下降沿UVLO，即考虑回差后的UVLO值； QG是驱动MOS管的Q值之合； IHBS是VDD-VSS间漏电流； IHB是VDD静态电流 需要注意的是二极管的反向恢复应力，如上述实验中的RC组合中开关频率约为100kHz，占空比为40%，下管的导通时间大约为6us，则需注意的是在6us下管关闭时，二极管上的反向恢复应力能够满足芯片或是选择二极管的指标要求。

3.2.2 为VDD-VSS建立预充电压

另一个解决误脉冲问题的方案是给VDD-VSS提供一个预充电压，这样能让内部下拉电路的触发信号能够提前响应。一个简便的方式是在上下管VSS之间直接入预充电阻，这样在上电后，VDD会通过RBOOT，二极管，预充电阻来给CBOOT进行充电，在下管发波之前，就能让内部下拉电路提前响应，确保VDSS-VSS超过UVLO之前，上管不会出现误脉冲问题。

Figure 16. 为设计增加预充电压回路

在加入预充电阻后，系统起机过程中的测试波形如下所示，通道之间不再有干扰导致的误脉冲。需要考虑的是系统上电到发波之间的预留时间treserve决定了Rpre-charge以及CBOOT的取值。具体参考公式：

Figure 17. 加入VBOOT预建立电路后的发波波形

3.2.3 为栅极增加外部下拉电路

如果系统设计允许，一个保险的方式是在电路中加入下拉电路（下图中BJT管Q4），当栅极电压受到干扰出现较大波动时，BJT电路会接通，将栅极强行下拉到地防止MOS管的误开通。

Figure 18. 外部增加栅极下拉电路

下图为加入外部下路电路后的栅极电压仿真波形。虚线代表之前系统可能存在的栅极干扰，实线代表加入下拉电路后栅极电压波形，可以发现下拉电路将栅极干扰电压幅值以及电压回落所需时间都大大缩小，防止了可能出现的MOS管误触发风险。

Figure 19. 下拉电路对栅极电压扰动改善的仿真结果